ARQUITECTURA DE ORDENADORES

Autor: SOLSONA TEHAS FRANCESC.
Año: 2001.
Universidad: AUTÓNOMA DE BARCELONA.
Centro de lectura: ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA.
Centro de realización: ESCUELA DE DOCTORADO Y DE FORMACIÓN CONTINUADA.

Resumen: Los esfuerzos de esta tesis se centran en construir una máquina virtual sobre un sistema cluster que proporcione la doble funcionalidad de ejecutor eficientemente tanto trabajos --- (o locales) de estaciones de trabajo así como aplicaciones distribuidas. En este proyecto se presentan dos mecanismos de ---, los cuales siguen dos filosofías diferentes, control-implicito y control-explícito. Además de conseguir el objetivo--, estos mecanismos proporcionar un buen rendimiento en la ejecución de varias aplicaciones distribuidas, bajo overheada y también no -- en exceso la ejecución de la carga local.

Autor: CAMPOS BASTOS CELSO.
Año: 2003.
Universidad: VIGO.
Centro de lectura: ESCUELA SUPERIOR DE INGENIERIA INFORMÁTICA.
Centro de realización: ESCUELA SUPERIOR DE INGENIERIA INFORMÁTICA.

Resumen: La incorporación de la perspectiva artística a la síntesis de imagen ha hecho evolucionar el análisis de los resultados obtenidos, de manera que en visualización expresiva, lo realmente importante es que las imágenes comuniquen ideas de forma eficiente. La visualización expresiva reúne arte y ciencia, de manera que el conocimiento y las técnicas que han utilizado los artistas durante muchos siglos se aplican ahora a los gráficos por ordenador para dar énfasis a los rasgos específicos de una escena, para exponer tributos sutiles y omitir la información superflua. En la presente tesis se desarrolla un núcleo visualizador que permite la representación de especies vegetales con distintos acabados expresivos de forma totalmente interactiva. Por otra parte, la configuración de los diferentes elementos y sus atributos puede modificarse de forma sencilla y cómoda por parte del usuario, permitiéndole ver los resultados obtenidos de forma inmediata.

Autor: PEÑALBA RODRÍGUEZ OLGA.
Año: 2003.
Universidad: COMPLUTENSE DE MADRID.
Centro de lectura: FACULTAD DE INFORMÁTICA.
Centro de realización: FACULTAD DE INFORMÁTICA. UNIVERSIDAD COMPLUTENSE.

Resumen: El objetivo de la investigación recogida en esta memoria de tesis es la aplicación eficiente y optimizada durante la síntsis de alto nivel de la técnica conocida como reuso condicional. Mediante un amplio estudio teórico del problema y los métodos previos propuestos para su tratamiento, se han identificado los aspectos claves que permiten alcanzar una solución global: análisis del flujo de datos y control del sistema, análisis semántico de las expresiones que gobiernan las sentencias condicionales y transformación de la descripción de partida para conseguir un conjunto de operaciones donde el grado de exclusión mutua sea máximo. Siguiendo estas pautas, se proponen tres soluciones diferentes al problema, cada una adecuada a un escenario de síntesis diferente: una primera solución centrada en la detección de exclusión mutua otra solución para la explotación de reuso condicional presíntesis y, por último, una solución que optimiza el reuso condicional durante la fase de planificación. También se incluye un estudio teórico de los aspectos involucrados en la aplicción del reuso en el espacio de iniciaciones, es decir, entre operaciones cuyos datos se producen y consumen en iniciaciones diferentes, lo que no ha sido contemplado por ninguno de los métodos propuestos hasta el momento.

Autor: RESANO EZCARAY JESÚS JAVIER.
Año: 2004.
Universidad: COMPLUTENSE DE MADRID.
Centro de lectura: FACULTAD DE CIENCIAS FÍSICA.
Centro de realización: CC. FÍSICAS.

Resumen: Las aplicaciones multimedia actuales se caracterizan por un comportamiento muy dinámico, con una carga de trabajo que puede variar varios órdenes de magnitud en tiempo de ejecución. Este tipo de aplicaciones comenzaron desarrollándose únicamente para computadores de sobremesa o consolas especialmente optimizadas para ello con una gran capacidad de cálculo. Pero en los últimos años han comenzado a incluirse dentro de sistemas empotrados (como por ejemplo los teléfonos móviles y las PADs) en los que los recursos disponibles están muy limitado spor el reducido tamaño y precio de estos sistemas. Esta migración comenzó con apliaicones muy sencillas, pero cada vez se demanda la inclusión de aplicaciones más y más complejas. Para lidiar con estas aplicaciones es necesaria una plataforma con gran potencia computaiconal, pero también muy flexible que sea capaz de adaptarse eficientemente a los continuos cambios en la carga de trabajo. Para implementar un algoritmo concreto la mejor solucion tanto en rendimiento como en consumo de energía es incluir en el sismtema un circuito hardware específico (ASICs) diseñado para ejecutarlo de forma óptica, sin embargo estos recursos no aportan la flexibilidad necesaria. La opción más común para proporcionar flexibilidad a un sistema emportrado consiste en incluir un procesador especialmente diseñado para este tipo de sistemas. Estos procesadores tienen un consumo de energía reducido, pero en general no pueden alcanzar el rendimiento que las aplicaciones actuales necesitan. Por tanto, resulta necesaria la inclusión de aceleradores hardware. El hardware dinámicamente reconfigruable (DRHW) tiene la características ideas para resolver este problema ya que, por un lado, puede alcanzar el rendimiento necesario, al permitir implementar circuitos que aprovechen al máximo el paralelismo de cada tarea de la aplicación, y por otro, utilizando la posibilidad de reconfiguración parcial, un mismo recurso puede utilizarse como acelerador para un número de aplicaciones virtualmente ilimitado (en la práctica el número de aplicaciones que soporte únicamente está limitado por el espacio de memoria asignado a almacenar las configuraciones). Sin embargo, la flexibilidad de estos recursos viene asociada a elevada latencia de reconfiguración. Por ejemplo para reconfigurar una décima parte de una FPGA Virtex XC2V6000 se necesitan al menos 4ms. (suponiendo que la frecuencia del circuito de reconfiguración es 50 MHz). Esta penalización no resulta aceptable para muchas de las aplicaciones multimedia actuales que, debido a su comportamiento dinámico, pueden demandar reconfiguraciones cada pocos milisegundos. El objetivo de esta tesis es proporcionar un entorno de planificación capaz de gestionar las reconfiguraciones de forma que penalicen mínimamente al rendimiento del sistema. Para ellos se han desarrollado un conjunto de módulos que gestionan las reconfiguraciones, tratando por un lado de minimizar el número de reconfiguraciones necesarias y por otro de planificarlas de forma que su latencia no gener retardos en la ejecucción del sistema. En los experimentos realizados con apliaciones multimedia comerciales los módulos presentados consiguen eliminar más del 93% de la penalización inicial debida a las reconfiguraciones.

Autor: FABERO JIMÉNEZ JUAN CARLOS.
Año: 2004.
Universidad: COMPLUTENSE DE MADRID.
Centro de lectura: FACULTAD DE CIENCIAS FÍSICAS.
Centro de realización: FACULTAD DE CIENCIAS FÍSICAS.

Resumen: El presente trabajo de investigación presenta un esquema de discretización en diferencias finitas basado en un sistema de coordenadas hexagonal que mejora las caracteristicas de estabilidad e isotropía frente a esquemas similares basados en coordenadas ortogonales. Se ha aplicado dicho método a diversas ecuaciones en derivadas parciales en 2D+1, como la ecuación de ondas, la ecuación elástica y la ecuación de seno-Gordon. Asimismo, el método numérico ha sido paralelizado sobre diversas arquitecturas y configuraciones de granjas de computadores, mostrándose las diferentes eficiencias sobre cada una de ellas.

Autor: RICO LÓPEZ RAFAEL.
Año: 2004.
Universidad: COMPLUTENSE DE MADRID.
Centro de lectura: FACULTAD CC FÍSICAS.
Centro de realización: FACULTAD CC FÍSICAS (UCM).

Resumen: En el ámbito de la concurrencia de grano fino han sido identificados diferentes factores limitantes del paralelismo que las arquitecturas integradas en procesadores más recientes intentan eludir.En el presente trabajo se parte de la hipótesis de que el propio repertorio de instrucciones tiene un impacto decisivo en este sentido. La demostración se ha realizado utilizando una cuantificación del grado de paralelismo basada en el grafo de dependiencias de datos que es novedosa a la vez que independiente de la implantación física.Se ha realizado una validación de esta técnica , compárandola con medidas basadas en tiempo que son más tradicionales y aceptadas y se ha construido un simulador basado en traza parametrizable adecuado al caso. Como resultado se concluye que efectivamente los accesos a operandos implícitos derivados de la arquitectura del repertorio de instrucciones y más concretamente , los derivados del registro de estado, afectan negativamente al grado de concurrencia habiéndose determinado una posible mejora para el banco de pruebas utilizado en torno al 10% si se elude esta circunstancia.

Autor: COLL ARNAU SALVADOR.
Año: 2004.
Universidad: POLITÉCNICA DE VALENCIA.
Centro de lectura: Dep. Ingenieria Electronica.
Centro de realización: Universidad Politécnica de Valencia.

Resumen: Las máquinas paralelas de gran escala se diseñan tradicionalmente para proporcionar una plataforma de computación para muchos problemas científicos, que requieren un inmensa potencia de cálculo. Las aplicaciones científicas paralelas abarcan muchos campos como el modelado climático, la dinámica de fluidos y el plegado de proteínas. Durante la última década una estrategia común para construir máquinas paralelas de altas prestaciones ha consistido en arquitecturas basadas en miles, o incluso decenas demiles, de procesadores conectados a través de una red de interconexión de alta velocidad. En un entorno como ése, la comunicación colectiva juega un papel clave en las prestaciones de las aplicaciones y el soporte eficiente del software del sistema. La red de interconexión Quadrics posee muchas características destacadas que la han convertido en una excelente red para máquinas paralelas de gran escala. Sin embargo, el hecho de que las tendencias actuales en supercomputación se muevan hacia las computadoras masivamente paralelas, con muchos miles de componentes, ha convertido la fiabilidad en un reto. En ese escenario, las comunicaciones colectivas en la red Quadrics se degradan significativamente en presencia del fallo de, incluso, un solo nodo. Esta tesis presenta un mecanismo eficiente y escalable para superar las limitaciones de la comunicación colectiva en la red de interconexión Quadrics en presencia de fallos. Para ello, la factibilidad del mecanismo propuesto es demostrada formalmente. Presentamos el diseño de un nuevo algoritmo de encaminamiento con soporte hardware para multicasts, que está en la base de nuestra propuesta, árboles multicast con soporte hardware. El mecanismo propuesto es implementado y evaluado experimentalmente. Nuestros resultados experimentales muestran que los árboles multicast con soporte hardware proporcionan una solución eficiente y escalable para la comunicación colectiva en la red Quadrics.

Autor: BELTRÁN PARDO MARTA.
Año: 2004.
Universidad: REY JUAN CARLOS.
Centro de lectura: ESCUELA SUPERIOR DE CIENCIAS EXPERIMENTALES Y TECNILOGÍA.
Centro de realización: ESCUELA SUPERIOR DE CIENCIAS EXPERIMENTALES Y TECNOLOGÍA.

Resumen: El equilibrio de carga de trabajo entre los nodos que componen un cluster es uno de los factores determinantes en su rendimiento , especialmente se se trata de un cluster heterogéneo. Esta tesis propone una solución òptima para este problema realizado un análisis exahustivo de las diferentes fases que componen un algoritmo de equilibrio de carga.por lo tanto , primero se proponen y validan modelos teóricos que describen adecuadamente el comportamiento de un cluster heterogéneo para a continuación proponer , verificar e implementar un algoritmo de equilibrio óptimo para este tipo de sistemas.

Autor: SIGNES PONT MARÍA TERESA.
Año: 2004.
Universidad: ALICANTE.
Centro de lectura: ESCUELA POLITÉCNICA SUPERIOR.
Centro de realización: ESCUELA POLITÉCNICA SUPERIOR.

Resumen: El objeto de estudio de esta tesis es el procesamiento de información realizado por las máquinas. Esta investigación se inicia con una revisión de la operatoria habitual efectuada por los computadores, desde la perspectiva de la aritmética del procesador, centrada fundamentalmente en las primitivas suma y multiplicación, así como en los distintos algoritmos empleados en el cálculo de funciones. Asimismo se ha extendido la revisión a algunas primitivas propias de los procesadores especializados, en ramas de la informática como la computación gráfica y el análisis de imagen. Todas estas consideraciones han puesto de manifiesto que los esfuerzos de la investigación que se realiza para mejorar el rendimiento en la computación se viene desarrollando según dos vías: por una parte, la búsqueda de primitivas nuevas para tratar casos particulares concretos y, por otra, la mejora en el rendimiento de las primitivas habituales con la finalidad de extender esta mejora a cualquier cálculo derivado. El objetivo principal de este trabajo es contribuir a la mejora del rendimiento de los procesadores. Generalmente, las mejoras suelen producirse en los casos en que la resolución de un problema se hace de forma dedicada, a la medida de sus características; éste es el principio sobre el que se basan los procesadores de propósito específico. En cambio, en los procesadores de propósito general, las mejoras dependen de un equilibrio entre varias de sus prestaciones y, por tanto, conseguir mejores rendimientos plantea un reto de mayor envergadura. Esta investigación se sitúa en la línea de aumentar el rendimiento buscando al nivel del hardware modos de operar capaces de implementar funciones que otras arquitecturas proporcionan como de alto nivel, y ello para propósito general. Este objetivo general se desglosa en objetivos más específicos que condicionan, orientan y organizan el trabajo, que se enuncian seguidamente.Proponer un model ,de operatoria que permita diseñar primitivas computacionales implementables a nivel de hardware, cuya potencia expresiva sea superior a la que proporcionan las primitivas habituales. Generalmente las máquinas organizan la computación siguiendo un esquema de niveles ordenados jerárquicamente y cada nivel contiene operaciones de mayor potencia que los niveles precedentes. La propuesta va en la línea de iniciar la jerarquía a partir de un nivel más alto que el habitual, que es el de las primitivas suma y multiplicación, instrumentadas por el hardware de la máquina. Así, las primitivas que hay que diseñar para ser implementadas por ese primer nivel de hardware deberán proporcionar operaciones más sofisticadas que la suma y la multiplicación. § Formular la base conceptual del modelo de operatoria. Conseguir operaciones de alta potencia expresiva al nivel de las primitivas obliga a que los métodos para calcular sean suficientemente sencillos. Evaluar o medir consiste en realizar una apreciación o estimación de una cantidad tomando otra, de la misma especie, como unidad. También puede entenderse como una manera de "ver" una cantidad, un objeto, una función,..."a través" de otra cantidad, objeto o función, respectivamente. La convolución proporciona la cobertura conceptual a la metodología propuesta. § Pasando al nivel de realización, diseñar una arquitectura que implemente el modelo computacional propuesto y valorar su utilidad para la resolución de algunos problemas, proporcionando asistencia complementaria o alternativa a la propuesta existente. La metodología investigadora seguida consta de las siguientes fases: revisión del estado del arte realizada a través de un estudio bibliográfico, formulación del problema a resolver, propuesta de solución, verificación y conclusiones. El plan de 8 trabajo 36f se estructura como sigue:Después de una revisión del estado actual del conocimiento sobre el procesamiento de información realizado por los computadores y una valoración razonada de lo existente, se formula el problema.

Autor: ABELLA FERRER JAIME.
Año: 2004.
Universidad: POLITÉCNICA DE CATALUÑA.
Centro de lectura: D-6.
Centro de realización: D6 201 NORD.

Autor: AWAD MOHAMMED M. M..
Año: 2004.
Universidad: GRANADA.
Centro de lectura: ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA INFORMATICA.
Centro de realización: ESCUELA TÉCNICA SUPERIOR DE INGENIRÍA INFORMÁTICA.

Resumen: En esta tesis se describe un nueva técnica enfocada a la búsqueda de nuevas arquitecturas para modelar sistemas complejos de aproximación funcional sin que el aumento del número de variables de entrada tenga que suponer un aumento exponencial de la complejidad del sistema aproximado. La estructura jerárquica (multi-RBFNs) propuesta se forma por redes de funciones de base radiales (Sub-RBFN) con una salida única para todas y con la propiedad de que cada sub_RBFN puede aproximar modelos complejos consiste en; la identificación de la estructura, selección de variable de entrada (IVS) y cuáles de éstas deben ir solas o juntas a una Sub-RBFN. En esta tesis se presenta un nuevo método para la selección de variables de entrada. El número de Sub-RBFNs depende al número de variables de entrada seleccionadas y cuáles de éstas deben ir solas o juntas en un Sub-RBFN. Para la estimación de los parámetros de cada Sub-RBFN (centros c, radios r, pesos w, y el número adecuado de funciones radiales RBF en cada Sub-RBFN)se presenta un nuevo algoritmo de clustering para la inicialización de los centros c, en cada Sub-RBF diseñado para problema de aproximación funcional. El resto de parámetros de optimiza mediante métodos tradicionales. Nuestro objetivos es encontrar la conveniente arquitectura jerárquica del sistema Multi-RBFNs con las variables de entrada más importantes que han sido seleccionadas, y optimiza los parámetros de la propuesta estructura Multi-RBFN para sistemas de aproximación funcional a partir de un conjunto dado de datos de entrada/salida (E/S).

Autor: TORRES MORENO ENRIQUE.
Año: 2004.
Universidad: ZARAGOZA.
Centro de lectura: CENTRO POLITECNICO SUPERIOR.
Centro de realización: CENTRO POLITECNICO SUPERIOR.

Resumen: Una solución prometedora para la distribución del primer nivel de cache es la separación del camino de datos a memoria en secciones. Gracias a la predicción de banco previa a iniciar las instrucciones de acceso a memoria y agrupando en cada camino de datos a memoria las unidades generadoras de dirección, el banco de memoria y las unidades consumidoras se consigue el ansiado ancho de banda de baja latencia necesario para conseguir alto rendimiento. En este trabajo nos centramos en la distribución tanto de los bancos de cache como de las estructuras de acceso a memoria situadas en el camino crítico del suministro load-uso. En concreto, plantearemos predictores de banco fácilmente implementables y que permitan realizar varias predicciones por ciclo. Propondremos mecanismos de recuperación en caso de error de predicción de latencia que funcionen adecuadamente en sistemas con altas tasas de ejecución especulativa de instrucciones. Analizaremos politicas conservadoras para iniciar la ejecución de un load a varios bancos para reducir la latencia load-uso en caso de error de predicción de banco. Estudiaremos técnicas de partición escalable con estrategias de distribución y replicación de contenidos que disminuyan conflictos sin degradar otras tasas de error. Y por último, abordaremos la distribucción del Store Buffer con el objetivo de suministrar datos de stores en vuelo a loads dependientes a latencia del primer nivel de cache mientras se mantiene un número elevado de stores en vuelo.

Autor: FERNÁNDEZ PEINADOR JUAN.
Año: 2005.
Universidad: MURCIA.
Centro de lectura: FACULTAD DE INFORMÁTICA.
Centro de realización: FACULTAD DE INFORMÁTICA.

Resumen: Los computadores paralelos de altas prestaciones están creciendo en importancia y tamaño. Sin embargo, el software de sistema no ha evolucionado de acuerdo con los tamaños de tales computadores. La mayor parte de los componentes del software de sistema no ha evolucionado de acuerdo con los tamaños de tales computadores. La mayor parte de los componentes del software de sistema son ineficientes, no escalan, y están pobremente diseñados. Además, el desarrollo de software de sistema es una tarea que consume muchos recursos. Por tanto, existe una necesidad evidente de una nueva propuesta para el diseño de software de sistema para computadores paralelos. En esta tesis se propone una metodología general para el diseño del software de sistema. Esta metodología se basa en dos piedras angulares: 1,- Un pequeño conjunto de primitivas de comunicación o primitivas básicas. 2,- Un conjunto de mecanismos de sincronización global construidos a partir de las primitivas básicas. Las primitivas básicas capturas los principales requerimientos de comunicaciones de todos los componentes del software de sistema. Todos los componentes del software de sistema se diseñan jerárquicamente a partir de las primitivas básicas y los mecanismos de sincronización. Este modelo contribuye a simplificar y homogeneizar el desarrollo del software de sistema, facilita el acomplamiento de los componentes del software de sistema, y constituye un marco para integrar todos los componentes del software de sistema operativo global único. Para mejorar el rendimiento y la escalabilidad, las primitivas básicas pueden aprovechar las características avanzadas de las redes de interconexión modernas. En particular, hemos implementado las primitivas básicas y los mecanismos de sincronización del tal forma que se ejecutan en la propia interfaz de red (NIC) de la red QsNet de Quadrics Finalmente, como casos de estudio, hemos implementado varios componentes de software de sistema para ejecución de trabajos paralelos, detección de la terminación de trabajos paralelos, y comunicaciones paralelas. Prestamos especial atención a BCS-MPI, una implementación ligera de MPI a partir de las primitivas básicas y los mecanismos de sincronización. Los resultados experimentales muestran que los componentes de software de sistema diseñados aplicando esta metodología pueden competir con sus equivalentes comerciales.

Autor: César Galobardes Eduardo.
Año: 2005.
Universidad: AUTÓNOMA DE BARCELONA.
Centro de lectura: Escola Tècnica Superior d'Enginyeria.
Centro de realización: Escola Tècnica Superior d'Enginyeria.

Autor: Jorba Esteve José.
Año: 2005.
Universidad: AUTÓNOMA DE BARCELONA.
Centro de lectura: Escuela Técnica Superior de Ingeniería.
Centro de realización: Escuela Técnica Superior de Ingeniería (ETSE).

Resumen: La tesis presenta, el desarrollo de una propuesta de arquitectura para el análisis automático de prestaciones de aplicaciones paralelas desarrolladas bajo paradigmas de programación de paso explicito de mensajes. A lo largo de los capítulos que configuran la misma: se han analizado diferentes aspectos que tienen que ver con el ámbito de aplicación, ya sea introduciendo los sistemas paralelos y distribuidos usados como base, así como las métricas base de prestaciones. Dando una visión de diferentes técnicas base para la monitorización, como el tracing y profiling, y como se han usado como primer paso de las herramientas clásicas de análisis de prestaciones, normalmente basadas en técnicas de visualización. Las deficiencias de estas, así como el amplio conocimiento necesario para intepretar correctamente los datos proporcionados, nos llevan a considerar herramientas de un nivel superior, que proporcionen automatismos más allá de la monitorización y nos permitan obtener resultados interpretables y útiles directamente para la mejora de las prestaciones de las aplicaciones. La arquitectura propuesta, mediante diferentes fases de monitorización, detección de problemas, clasificación según su significancía, análisis de sus causas, y la emisión de sugerencias sobre actuaciones nos permite minimizar y/o hacer desaparecer las ineficiencias causadas por los problemas de prestaciones aparecidos durante la ejecución de las aplicaciones. Entre los objetivos de la arquitectura propuesta, se encuentran: A) La especificación del conocimiento de prestaciones, mediante la introducción de conocimiento en forma de estructura de problemas, y del análisis de sus causas, de forma que permita ampliar el conocimiento que en cada momento pueda disponer la herramienta. B) Independencia de los mecanismos de detección de los problemas concretos definidos. C) Independencia del sistema base de paso de mensajes utilizado. D) Relación de los problemas con el código fuente de la aplicación, para establecer que puntos están relacionados con los problemas. E) La emisión de sugerencias útiles de cara al usuario final para proporcionar actuaciones directas sobre el código de la aplicación para mejorar sus prestaciones. Los resultados experimentales obtenidos sobre un prototipo de herramienta basada en la arquitectura propuesta, demuestran la viabilidad de las de las propuestas formuladas en esta tesis. La propuesta de arquitectura y diferentes resultados parciales, y estudios sobre prestaciones han sido publicados en Congresos y revistas de reconocido prestigio (LNCS, EuroPVM, Parco, Parallel Letters entre otras).

Autor: Yang Xiaoyuan.
Año: 2005.
Universidad: AUTÓNOMA DE BARCELONA.
Centro de lectura: Escuela Técnica Superior de Ingeniería.
Centro de realización: Escuela Técnica Superior de Ingeniería (ETSE).

Resumen: La tesis presenta, el desarrollo de una propuesta de arquitectura distribuida para sistemas de Vídeo bajo Demanda a gran Escala (LVoD ); centrada en el paradigma de colaboración peer-to-peer (P2P ) entre los clientes, con capacidad de generar peticiones interactivas de tipo videocassette recorder (VCR). A lo largo de los capítulos que configuran la misma: se han analizado tanto los aspectos que tienen que ver con las arquitecturas a nivel de conexión entre servidores como de los clientes; se han analizado los diferentes esquemas de servicio basado en técnicas de transmisión multicast; los mecanismos de colaboración p2p; al igual que aspectos que tienen que ver con aspectos relativos a tolerancia a fallos, modelado del comportamiento de los clientes y a la problemática de implementación de las operaciones clásicas fast-forward, rewind, pause, etc; típicas en este tipo de sistemas. En el presente trabajo, se ha propuesto un nuevo esquema de servicio basado en el paradigma P2P específico para transmisión de vídeo para ofrecer el servicio T-VoD; hasta la fecha este paradigma no se había aplicado al diseño de entornos de LVoD con transmisión multicast, siendo esta una idea novedosa del autor. En la actualidad, empiezan a aparecer en el mercado dispositivos de ruteo que permitirían hacer factible la arquitectura propuesta, con las estructuras de red actuales. La base de la colaboración cooperativa es la coordinación de conjuntos de clientes para formar entidades de colaboración de un tamaño mayor. La cooperación entre los clientes permite establecer claramente el trabajo de cada uno de los clientes en el proceso de colaboración; un cliente sabe exactamente la información que debe guardar y enviar. La colaboración cooperativa también extiende la capacidad de los clientes, dado que los clientes pueden sumar sus recursos para realizar una tarea mayor. El nuevo esquema se basa en comunicaciones multicast. Un cliente es capaz de generar informaciones destinadas a "n" clientes. La comunicación multicast aumenta la eficiencia de los clientes y disminuye la carga de la red debido las colaboraciones del esquema P2P. Una característica a tener en cuenta en la propuesta de nuevas arquitecturas P2P, es el aumento del número de fallos de los elementos del sistema; los clientes tienen una mayor probabilidad de fallo que los servidores. En el diseño del nuevo esquema de servicio P2P, se han analizado los diferentes fallos de clientes y se han propuesto soluciones para solventarlos. Los mecanismos de tolerancia a fallos del nuevo esquema se basan en la detección anticipada de fallos y el reemplazo dinámico de los clientes colaborativos. Los mecanismos definidos proporcionan una gran velocidad de respuesta ante fallos y por tanto ofrecen una elevada QoS de las colaboraciones de los clientes. Se han propuesto diferentes algoritmos para implementar las operaciones de VCR más típicas. Los algoritmos son basados en la colaboración de los clientes y son de especial interés para los sistemas de vídeos, dado que ofrecen un mayor abanico de servicios. También se ha llevado a cabo, la definición de un modelo matemático que es capaz de predecir el requerimiento del sistema utilizando el nuevo esquema; modelo analítico que ha sido utilizado para contrastar los resultados obtenidos por la simulación. A fin de disponer de datos de difícil representación a través de modelos; se ha implementado un prototipo operacional, que nos ha servido para ir ajustando algunas de las variables del simulador y validar a pequeña escala el funcionamiento de las políticas propuestas y contrastarlas con las de la literatura. Los resultados experimentales obtenidos demuestran la viabilidad de las propuestas formuladas en esta tesis, mejorando notablemente los resultados derivados de soluciones similares en la literatura. En la misma línea: la construcción de dominios jerárquicos donde aplicar la metodología propuesta, la 8 inclusi 551 ón de los nodos inactivos en el proceso de colaboración, la consideración de múltiples canales locales de colaboración para tratar temas de tolerancia a fallos o de operaciones de retroceso o salto; entre otras consideraciones, abre un abanico de posibilidades interesantes de estudio, que pueden generar aportaciones a medio y largo plazo en sistemas de LVoD. La propuesta de arquitectura para sistemas LVoD, esquemas de colaboración entre clientes, implementación de las operaciones VCR, mecanismos de recuperación ante fallos y aspectos parciales del prototipo; han sido publicados en Congresos y revistas de reconocido prestigio ( LNCS, PDP, Europar, IPDPS, IEEE ICC y Euromicro Conference).

Autor: Padrón González Emilio José.
Año: 2005.
Universidad: A CORUÑA.
Centro de lectura: Facultad de Informática.
Centro de realización: Facultad de Informática.

Resumen: Uno de los métodos que mejor modelan el comportamiento real de la luz en la búsqueda del realismo visual en imágenes construidas de forma sintética es el método de radiosidad. Este método presenta, sin embargo, el inconveniente de un alto coste computacional, tanto en tiempo de cálculo como en almacenamiento. Entre las numerosas variantes surgidas con el objetivo de rebajar la complejidad del método clásico destaca el método de radiosidad jerárquica, basado en la aplicación de una subdivisión adaptativa de la escena. El método de radiosidad jerárquica mantiene, no obstante, todavía una elevada complejidad que dificulta su explotación en escenas de gran tamaño. En este trabajo se han tratatdo de desarrollar nuevas y distintas soluciones para algunos de los diversos problemas que el método jerárquico de radiosidad plantea. La tesis comienza con una breve introducción al método de radiosidad jerárquica, en la que se destacan los principales cuellos de botella presentes en la aproximación clásica del método y las soluciones propuestas para sortearlos, que son desarrolladas en el resto del trabajo. El primer punto en el que se centra el trabajo es en la determinación de la visibilidad entre los distintos objetos de una escena (principal cuello de botella en un algoritmo de iluminación), analizando las principales propuestas existentes y proponiendo una nueva aproximación al problema, basada en aprovechar el principio de localidad en el espacio de direcciones de los rayos lanzados durante el proceso. Otro aspecto desarrollado en la tesis es la utilización de modelos geométricos de diferentes complejidades que permitan el tratamiento de escenas grandes con objetos detallados, independizando la correcta simulación de la distribución de la energía en la escena de la complejidad geométrica de los objetos que la componen. A este respecto se presenta una propuesta para el cálculo de la radiosidad jerárquica basada en la subdivisión de superficies. Por último, en esta tesis se propone una solución paralela para el aprovechamiento de sistemas distribuidos para el cálculo de la iluminación global mediante el método de radiosidad jerárquica, realizando una distribución real de la geometría de la escena entre todas las memorias del sistema y con una aproximación multi-hilo para la ejecución, lo que va a permitir un mejor ajuste de la granularidad utilizada en la parelización de las tareas.

Autor: CRISTAL KESTELMAN ADRIAN.
Año: 2005.
Universidad: POLITÉCNICA DE CATALUÑA.
Centro de lectura: C6-E106.
Centro de realización: D6 201 NORD.

Resumen: Desde sus orígenes hace más de 50 años, las mejoras en el diseño de los procesadores, han sido debidas en gran parte a los avances en la tecnología de los circuitos integrados. En la actualidad, los procesadores se construyen a base de un número grande de etapas con circuitos complicados que permiten operar con la información a muy alta velocidad. Para que los procesadores puedan ejecutar los programas a la alta velocidad para la que han sido diseñados, el subsistema de memoria ha de ser capaz de suministrar instrucciones y datos a velocidades comparables al ciclo de reloj de los procesadores. Sin embargo, la velocidad a la que las memorias pueden suministrar la información al procesador es cada vez menor comparada con la velocidad de los procesadores de forma que la velocidad del procesador se limita enormemente. A este aumento en la diferencia de velocidades entre los procesadores y las memorias se le conoce con el nombre de âMemory Wall'. El intentar reducir ese efecto negativo tradicional, ha dado lugar a un gran número de investigaciones desde los orígenes de los computadores. Las memorias cache fueron pensadas para aliviar este problema. Otra solución fue la de diseñar procesadores que permiten ejecutar las instrucciones en un orden diferente al que fueron leídas y decodificadas. Esta tesis propone técnicas orientadas a reducir el efecto negativo del âMemory Wall'. Proponemos los denominados âKilo Instruction Processorsâ. Son procesadores superescalares que permiten mantener miles de instrucciones en ejecución. Cuando ejecutan aplicaciones numéricas, los procesadores propuestos permiten casi anular el efecto negativo del âMemory Wall'. En aplicaciones enteras, los fallos en la predicción se saltos y las listas encadenadas hacen que todavía nos encontremos lejos de eliminar el problema. Sin embargo, los âKilo Instruction Processors❠pueden trabajar en colaboración con técnicas tradicionales de disminución del âMemory Wall' Para mantener miles de instrucciones en ejecución se necesita cambiar la forma en que los procesadores actuales gestionan los recursos internos tales como las colas de instrucciones y los registros. Proponemos una técnica de âckeckpoints❠que permite diseñar las estructuras internas de los âKilo Instruction Processors❠sin tener que reducir el tiempo de ciclo del reloj y sin necesidad de aumentar el coste energético de las estructuras internas Pensamos que las técnicas desarrolladas en esta tesis abren nuevas formas de diseñar procesadores individuales y sistemas multiprocesadores en un futuro próximo que puedan reducir considerablemente el problema del âMemory Wall'.

Autor: Rodrigues de Souza Josemar.
Año: 2005.
Universidad: AUTÓNOMA DE BARCELONA.
Centro de lectura: Escuela Técnica Superior de Ingeniería.
Centro de realización: Escuela Técnica Superior de Ingeniería (ETSE).

Autor: NACHIONDO FARINOS TERESA.
Año: 2005.
Universidad: POLITÉCNICA DE VALENCIA.
Centro de lectura: Informatica de Sistemas y Computadores.
Centro de realización: Universidad Politécnica de Valencia.

Resumen: Actualmente, la computación paralela y distribuida está evolucionando hacia la computación basada en red, donde supercomputadores, clusters servidores y terminales colaboran e intercambian datos. En todos estos sistemas, normalmente para proporcionar una estructura escalable y eficiente se ha utilizado una red de interconexión basada en conmutadores. En las redes de interconexión utilizadas en computadores paralelos y clusters servidores como requisito común se ha observado un incremento en la demanda de ancho de banda. Un forma de satisfacer esta demanda es incrementando el número de puertos del conmutadores, sin embargo esto introduce nuevos problemas. Tradicionalmente los conmutadores utilizan colas en sus puertos de salida. Estos conmutadores son conocidos como conmutadores {it OQ} ({it Output Queuing}). Sin embargo, este esquema necesita que el conmutador funcione a una velocidad mayor que la del enlace, para poder atender a todos los posibles paquetes que lleguen a cada puerto de entrada. Debido a que la velocidad de los enlaces se incrementa a una tasa del orden de Gbps y un conmutador tiene muchos mas puertos de entrada, este esquema resulta impracticable. Una solución para superar este problema es la utilización de conmutadores con colas en sus puerto de entrada. Estos conmutadores se conocen como conmutadores {it IQ} ({it Input Queuing}. Debido al uso de colas FIFO en estos conmutadores, el bloqueo en el cabeza de cola (al que nos referiremos de aquí en adelante como HoL ({it Head of Line}) {it blocking}) es uno de los principales problemas en los conmutadores de alta velocidad. Este problema sucede cuando un paquete bloqueado en la cabeza de la cola impide que los paquete situados detrás de él no puedan alcanzar puertos de salida libres, conduciendo esto a una severa degradación de productividad. La solución más conocida al problema de {it HoL blocking} son las colas de salida virtuales ({it VOQs, Virtual Output Queues}). VOQ consiste en utilizar en cada puerto de entrada tantas colas como posibles destinos en la red, una por cada destino. El coste de implementación de VOQs se incrementa cuadráticamente con el número de puertos de la red, por lo que esta solución conlleva un coste muy elevado, al tiempo que presenta limitaciones en cuanto a la estabilidad. Esta situación se agrava cuando el conmutador da soporte a diversos niveles de prioridad o calidad de servicio. Teniendo en cuenta la actual tendencia en la demanda de un mayor número de puertos en los conmutadores de altas prestaciones, la solución VOQ ya no